Un circuíto de retención MOSFET que inclúe resistencias R1-R6, capacitores electrolíticos C1-C3, capacitor C4, triodo PNP VD1, díodos D1-D2, relé intermedio K1, un comparador de voltaxe, un chip integrado de base de tempo dual NE556 e un MOSFET Q1. co pin número 6 do chip integrado de base de tempo dual NE556 que serve como entrada de sinal e un extremo da resistencia R1 está conectado ao mesmo tempo ao pin 6 do chip integrado de base de tempo dual NE556 como entrada de sinal, un extremo da resistencia R1 está conectado ao pin 14 do chip integrado de base de tempo dual NE556, un extremo da resistencia R2, un extremo da resistencia R4, o emisor do transistor PNP VD1, o drenaxe do MOSFET Q1 e o DC. fonte de alimentación, e o outro extremo da resistencia R1 está conectado ao pin 1 do chip integrado de base de tempo dual NE556, o pin 2 do chip integrado de base de dobre tempo NE556, a capacidade electrolítica positiva do capacitor C1 e o relé intermedio. K1 contacto normalmente pechado K1-1, o outro extremo do relé intermedio K1 contacto normalmente pechado K1-1, o polo negativo do capacitor electrolítico C1 e un extremo do capacitor C3 están conectados á terra da fonte de alimentación, o outro extremo do capacitor C3 está conectado ao pin 3 do chip integrado de base de tempo dual NE556, o pin 4 do chip integrado de base de tempo dual NE556 está conectado ao polo positivo do capacitor electrolítico C2 e ao outro extremo da resistencia R2 ao mesmo tempo, e o o polo negativo do capacitor electrolítico C2 está conectado á terra da fonte de alimentación e o polo negativo do capacitor electrolítico C2 está conectado á terra da fonte de alimentación. O polo negativo de C2 está conectado á terra da fonte de alimentación, o pin 5 do chip integrado de base de tempo dual NE556 está conectado a un extremo da resistencia R3, o outro extremo da resistencia R3 está conectado á entrada de fase positiva do comparador de tensión. , a entrada de fase negativa do comparador de tensión está conectada ao polo positivo do díodo D1 e ao outro extremo da resistencia R4 ao mesmo tempo, o polo negativo do diodo D1 está conectado á terra da fonte de alimentación e a saída de o comparador de tensión está conectado ao extremo da resistencia R5, o outro extremo da resistencia R5 está conectado ao tríplex PNP. A saída do comparador de tensión está conectada a un extremo da resistencia R5, o outro extremo da resistencia R5 está conectado á base do transistor PNP VD1, o colector do transistor PNP VD1 está conectado ao polo positivo do diodo D2, o polo negativo do díodo D2 está conectado ao extremo da resistencia R6, ao final do capacitor C4 e á porta do MOSFET ao mesmo tempo, o outro extremo da resistencia R6, o outro extremo do condensador C4, e o outro extremo do relé intermedio K1 están todos conectados á terra da fonte de alimentación e o outro extremo do relé intermedio K1 está conectado á fonte da fonte doMOSFET.
Circuíto de retención MOSFET, cando A proporciona un sinal de disparo baixo, neste momento o conxunto de chip integrado de base de tempo dual NE556, chip integrado de base de tempo dual NE556 pin 5 saída de alto nivel, alto nivel na entrada de fase positiva do comparador de voltaxe, o negativo entrada de fase do comparador de tensión pola resistencia R4 e do díodo D1 para proporcionar unha tensión de referencia, neste momento, a saída do comparador de tensión de alto nivel, o nivel alto para facer que o triodo VD1 conduza, a corrente que flúe desde o colector do triodo VD1 carga o capacitor C4 a través do díodo D2 e, ao mesmo tempo, o MOSFET Q1 conduce, neste momento, a bobina do relé intermedio K1 é absorbida e o relé intermedio K1 normalmente pechado contacto K 1-1 é desconectado, e despois do intermedio K1. o relé K1 o contacto normalmente pechado K 1-1 está desconectado, a fonte de alimentación de CC aos pés de 1 e 2 do chip integrado de base de tempo dual NE556 proporciona a tensión de alimentación almacenada ata que a tensión no pin 1 e no pin 2 do dobre O chip integrado de base de tempo NE556 cárgase a 2/3 da tensión de alimentación, o chip integrado de base de tempo dual NE556 reiniciarase automaticamente e o pin 5 do chip integrado de base de tempo dual NE556 restablece automaticamente a un nivel baixo e o os circuítos posteriores non funcionan, mentres que neste momento, o capacitor C4 descárgase para manter a condución MOSFET Q1 ata o final da descarga da capacitancia C4 e a liberación da bobina do relé intermedio K1, o relé intermedio K1 normalmente pechado contacto K 11 pechado, neste momento. tempo a través do relé intermedio pechado K1 contacto normalmente pechado K 1-1 será chip integrado de base de tempo dual NE556 1 pé e 2 pés de liberación de tensión apagado, para a próxima vez a base de tempo dual chip integrado NE556 pin 6 para proporcionar un baixo sinal de disparo para facer que o chip integrado NE556 de base de tempo dual se prepare.
A estrutura do circuíto desta aplicación é sinxela e novidosa, cando o chip integrado de base de tempo dual NE556 pin 1 e pin 2 carga a 2/3 da tensión de alimentación, o chip integrado de base de tempo dual NE556 pódese restablecer automaticamente, o chip integrado de base de tempo dual. O pin 5 NE556 volve automaticamente a un nivel baixo, para que os circuítos posteriores non funcionen, para deixar automaticamente de cargar o capacitor C4 e, despois de deter a carga do capacitor C4 mantido polo condutor MOSFET Q1, esta aplicación pode manter continuamenteMOSFETQ1 condutor durante 3 segundos.
Inclúe resistencias R1-R6, capacitores electrolíticos C1-C3, capacitor C4, transistor PNP VD1, diodos D1-D2, relé intermedio K1, comparador de voltaxe, chip integrado de base de tempo dual NE556 e MOSFET Q1, pin 6 da base de tempo dual integrada. O chip NE556 utilízase como entrada de sinal e un extremo da resistencia R1 está conectado ao pin 14 do chip integrado de base de tempo dual NE556, a resistencia R2, o pin 14 do chip integrado de base de tempo dual NE556 e o pin 14 do chip integrado NE556. chip integrado de base NE556 e a resistencia R2 está conectada ao pin 14 do chip integrado de base de tempo dual NE556. pin 14 do chip integrado de base dual NE556, un extremo da resistencia R2, un extremo da resistencia R4, transistor PNP
Que tipo de principio de funcionamento?
Cando A proporciona un sinal de disparo baixo, entón o conxunto de chip integrado de base de dobre tempo NE556, o chip integrado de base de dobre tempo NE556 pin 5 de saída de alto nivel, alto nivel na entrada de fase positiva do comparador de tensión, a entrada de fase negativa do comparador de tensión pola resistencia R4 e o díodo D1 para proporcionar a tensión de referencia, esta vez, a saída do comparador de tensión de alto nivel, o alto nivel de condución do transistor VD1, a corrente flúe desde o colector do transistor VD1 a través do díodo D2 para o capacitor C4 carga, neste momento, o relé intermedio de succión da bobina K1, o relé intermedio de succión da bobina K1. A corrente que flúe desde o colector do transistor VD1 cárgase ao capacitor C4 a través do díodo D2 e, ao mesmo tempo,MOSFETQ1 conduce, neste momento, a bobina do relé intermedio K1 é succionada e o relé intermedio K1, o contacto normalmente pechado K 1-1 desconectase, e despois de que se desconecte o relé intermedio K1, o contacto normalmente pechado K 1-1, a alimentación A tensión de alimentación proporcionada pola fonte de alimentación de CC aos pés de 1 e 2 do chip integrado de base de tempo dual NE556 almacenase ata que a tensión no pin 1 e no pin 2 do chip integrado de base de tempo dual NE556 cárguese a 2/3 de a tensión de alimentación, o chip integrado de base dual NE556 restablece automaticamente e o pin 5 do chip integrado de base dual NE556 restablece automaticamente a un nivel baixo e os circuítos posteriores non funcionan, e neste momento, o o capacitor C4 descárgase para manter a condución MOSFET Q1 ata o final da descarga do capacitor C4, e a bobina do relé intermedio K1 é liberada, e o relé intermedio K1 contacto normalmente pechado K 1-1 é desconectado. Relé K1 contacto normalmente pechado K 1-1 pechado, esta vez a través do relé intermedio pechado K1 contacto normalmente pechado K 1-1 será chip integrado de base de dobre tempo NE556 1 pés e 2 pés na liberación de tensión, para a próxima vez o chip integrado NE556 de base dual de tempo, pin 6 para proporcionar un sinal de activación para establecer baixo, para facer os preparativos para o conxunto de chips integrados de base dual NE556.
Hora de publicación: 19-Abr-2024
